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## 一、背景
射频直采（Direct RF Sampling）架构近年来在软件定义无线电（SDR）、5G基站和雷达系统中获得了越来越多的关注。传统的超外差架构需要多级混频和滤波，而直采架构直接将射频信号送入高速ADC进行数字化，大大简化了硬件设计。
本文讨论高速ADC/DAC在射频直采系统中的关键设计考量，包括采样率选择、时钟抖动、动态范围和接口设计等。
## 二、采样定理与带宽规划
### 2.1 奈奎斯特采样与带通采样
对于中心频率fc、带宽B的射频信号：
- 基带采样：fs > 2×(fc + B/2)，即采样率需大于信号最高频率的两倍
- 带通采样：fs需满足特定条件，使频谱搬移后不发生混叠
带通采样的条件：
其中n为整数，表示信号处于第n个奈奎斯特区。
### 2.2 实际工程中的采样率选择
以5G NR n78频段（3.3-3.8GHz）为例：
- 信号带宽：100MHz
- 中心频率：3.55GHz
若采用基带采样：fs > 2×3.8GHz = 7.6GSPS
若采用带通采样（n=1，第二奈奎斯特区）：fs约4-5GSPS即可
显然带通采样可以显著降低ADC的采样率要求，但需要注意：
- 带通采样对抗混叠滤波器的要求更严格
- 镜像频谱的抑制需要额外的数字处理
## 三、ADC关键参数解读
### 3.1 有效位数（ENOB）与动态范围
ENOB反映了ADC在特定输入频率下的实际性能：
- ENOB = (SINAD - 1.76) / 6.02
- 14位ADC的理想动态范围：14×6.02 + 1.76 = 86dB
- 实际高速ADC在3GHz输入时的ENOB通常为9-11位
对于5G NR接收机：
- 要求接收动态范围：>70dB
- ADC需提供足够的余量应对大信号阻塞和小信号灵敏度
### 3.2 无杂散动态范围（SFDR）
SFDR表示最大信号与最大杂散分量的比值，对于多载波系统尤为重要：
- 5G NR要求邻道泄漏比（ACLR）>45dB
- ADC的SFDR应优于系统要求10-15dB
- 典型高速ADC的SFDR：60-75dBc
### 3.3 时钟抖动（Jitter）
时钟抖动是限制高速ADC信噪比的关键因素：
以3.5GHz输入为例：
- 若要求SNR > 60dB，则tjitter < 72fs
- 实际设计中，通常要求时钟抖动<100fs RMS
时钟设计要点：
- 使用低噪声PLL/VCO（如TI LMX系列、ADI ADF系列）
- 时钟分配网络的抖动累积需纳入预算
- 考虑使用JESD204B/C的子类1确定性延迟模式
## 四、DAC在直采发射机中的应用
### 4.1 重建滤波器设计
DAC输出包含基带信号和镜像频谱，需要模拟重建滤波器抑制镜像：
- 滤波器截止频率：略高于信号带宽
- 阻带衰减：>60dB（取决于镜像抑制度要求）
- 通带纹波：<0.5dB
对于宽带信号（如5G NR 100MHz），重建滤波器的设计颇具挑战，通常需要：
- 多阶LC滤波器
- 或采用过采样DAC降低滤波器要求
### 4.2 多音互调与数字预失真
DAC的非线性会导致多音互调失真，影响发射机EVM：
- 典型高速DAC的IMD3：-60至-70dBc
- 对于256QAM调制，要求EVM < 3%
- 可能需要数字预失真（DPD）补偿
## 五、高速数据接口
### 5.1 JESD204B/C接口
现代高速ADC/DAC普遍采用JESD204串行接口：
- JESD204B：最高12.5Gbps/lane
- JESD204C：最高32Gbps/lane
以4GSPS、14位ADC为例：
- 数据率：4G×14 = 56Gbps
- 使用JESD204B，4条lane即可满足（4×12.5G = 50Gbps，需8B/10B编码后实际60Gbps，需5条lane）
### 5.2 FPGA选型考量
直采系统的FPGA需要：
- 足够的高速收发器（GTY/GTH）
- 足够的DSP资源用于数字下变频（DDC）
- 足够的存储带宽用于缓存和处理
以Xilinx Zynq UltraScale+为例：
- RFSOC系列集成直接射频采样ADC/DAC
- 无需外部高速接口，简化PCB设计
## 六、设计实例：5G NR小基站接收通道
### 6.1 系统参数
- 频段：n78 (3.3-3.8GHz)
- 带宽：100MHz
- 接收灵敏度：-95dBm
- 最大输入电平：-25dBm
### 6.2 ADC选型
- 采样率：4.096GSPS（带通采样）
- 分辨率：14位
- ENOB @ 3.5GHz：10位
- 输入满量程：1Vpp（约+4dBm into 50Ω）
### 6.3 增益分配
- 天线口到ADC输入总增益：约30dB
- LNA增益：20dB，NF：1.5dB
- 可变增益放大器（VGA）：10dB范围
- 抗混叠滤波器损耗：3dB
## 七、结语
射频直采架构为现代通信系统提供了更高的灵活性和集成度，但也对ADC/DAC的性能提出了严苛要求。在实际设计中，采样率、动态范围、时钟抖动和接口带宽是需要重点权衡的四个维度。
随着ADC/DAC技术的持续进步（采样率向10GSPS+迈进，ENOB不断提升），射频直采将在更多应用场景中取代传统超外差架构，成为主流的射频处理方案。
---
**关于作者**：从事高速数据转换器和射频系统设计，关注SDR、5G和毫米波技术。更多技术文章可访问：f-tone.com | sfpgmk.com
**推荐阅读**：
- Walter Kester, Data Conversion Handbook
- IEEE Transactions on Microwave Theory and Techniques, RF Sampling Receiver专题
- 3GPP TS 38.104 NR Base Station radio transmission and reception
射频直采（Direct RF Sampling）架构近年来在软件定义无线电（SDR）、5G基站和雷达系统中获得了越来越多的关注。传统的超外差架构需要多级混频和滤波，而直采架构直接将射频信号送入高速ADC进行数字化，大大简化了硬件设计。
本文讨论高速ADC/DAC在射频直采系统中的关键设计考量，包括采样率选择、时钟抖动、动态范围和接口设计等。
## 二、采样定理与带宽规划
### 2.1 奈奎斯特采样与带通采样
对于中心频率fc、带宽B的射频信号：
- 基带采样：fs > 2×(fc + B/2)，即采样率需大于信号最高频率的两倍
- 带通采样：fs需满足特定条件，使频谱搬移后不发生混叠
带通采样的条件：
其中n为整数，表示信号处于第n个奈奎斯特区。
### 2.2 实际工程中的采样率选择
以5G NR n78频段（3.3-3.8GHz）为例：
- 信号带宽：100MHz
- 中心频率：3.55GHz
若采用基带采样：fs > 2×3.8GHz = 7.6GSPS
若采用带通采样（n=1，第二奈奎斯特区）：fs约4-5GSPS即可
显然带通采样可以显著降低ADC的采样率要求，但需要注意：
- 带通采样对抗混叠滤波器的要求更严格
- 镜像频谱的抑制需要额外的数字处理
## 三、ADC关键参数解读
### 3.1 有效位数（ENOB）与动态范围
ENOB反映了ADC在特定输入频率下的实际性能：
- ENOB = (SINAD - 1.76) / 6.02
- 14位ADC的理想动态范围：14×6.02 + 1.76 = 86dB
- 实际高速ADC在3GHz输入时的ENOB通常为9-11位
对于5G NR接收机：
- 要求接收动态范围：>70dB
- ADC需提供足够的余量应对大信号阻塞和小信号灵敏度
### 3.2 无杂散动态范围（SFDR）
SFDR表示最大信号与最大杂散分量的比值，对于多载波系统尤为重要：
- 5G NR要求邻道泄漏比（ACLR）>45dB
- ADC的SFDR应优于系统要求10-15dB
- 典型高速ADC的SFDR：60-75dBc
### 3.3 时钟抖动（Jitter）
时钟抖动是限制高速ADC信噪比的关键因素：
以3.5GHz输入为例：
- 若要求SNR > 60dB，则tjitter < 72fs
- 实际设计中，通常要求时钟抖动<100fs RMS
时钟设计要点：
- 使用低噪声PLL/VCO（如TI LMX系列、ADI ADF系列）
- 时钟分配网络的抖动累积需纳入预算
- 考虑使用JESD204B/C的子类1确定性延迟模式
## 四、DAC在直采发射机中的应用
### 4.1 重建滤波器设计
DAC输出包含基带信号和镜像频谱，需要模拟重建滤波器抑制镜像：
- 滤波器截止频率：略高于信号带宽
- 阻带衰减：>60dB（取决于镜像抑制度要求）
- 通带纹波：<0.5dB
对于宽带信号（如5G NR 100MHz），重建滤波器的设计颇具挑战，通常需要：
- 多阶LC滤波器
- 或采用过采样DAC降低滤波器要求
### 4.2 多音互调与数字预失真
DAC的非线性会导致多音互调失真，影响发射机EVM：
- 典型高速DAC的IMD3：-60至-70dBc
- 对于256QAM调制，要求EVM < 3%
- 可能需要数字预失真（DPD）补偿
## 五、高速数据接口
### 5.1 JESD204B/C接口
现代高速ADC/DAC普遍采用JESD204串行接口：
- JESD204B：最高12.5Gbps/lane
- JESD204C：最高32Gbps/lane
以4GSPS、14位ADC为例：
- 数据率：4G×14 = 56Gbps
- 使用JESD204B，4条lane即可满足（4×12.5G = 50Gbps，需8B/10B编码后实际60Gbps，需5条lane）
### 5.2 FPGA选型考量
直采系统的FPGA需要：
- 足够的高速收发器（GTY/GTH）
- 足够的DSP资源用于数字下变频（DDC）
- 足够的存储带宽用于缓存和处理
以Xilinx Zynq UltraScale+为例：
- RFSOC系列集成直接射频采样ADC/DAC
- 无需外部高速接口，简化PCB设计
## 六、设计实例：5G NR小基站接收通道
### 6.1 系统参数
- 频段：n78 (3.3-3.8GHz)
- 带宽：100MHz
- 接收灵敏度：-95dBm
- 最大输入电平：-25dBm
### 6.2 ADC选型
- 采样率：4.096GSPS（带通采样）
- 分辨率：14位
- ENOB @ 3.5GHz：10位
- 输入满量程：1Vpp（约+4dBm into 50Ω）
### 6.3 增益分配
- 天线口到ADC输入总增益：约30dB
- LNA增益：20dB，NF：1.5dB
- 可变增益放大器（VGA）：10dB范围
- 抗混叠滤波器损耗：3dB
## 七、结语
射频直采架构为现代通信系统提供了更高的灵活性和集成度，但也对ADC/DAC的性能提出了严苛要求。在实际设计中，采样率、动态范围、时钟抖动和接口带宽是需要重点权衡的四个维度。
随着ADC/DAC技术的持续进步（采样率向10GSPS+迈进，ENOB不断提升），射频直采将在更多应用场景中取代传统超外差架构，成为主流的射频处理方案。
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**关于作者**：从事高速数据转换器和射频系统设计，关注SDR、5G和毫米波技术。更多技术文章可访问：f-tone.com | sfpgmk.com
**推荐阅读**：
- Walter Kester, Data Conversion Handbook
- IEEE Transactions on Microwave Theory and Techniques, RF Sampling Receiver专题
- 3GPP TS 38.104 NR Base Station radio transmission and reception