电子工程师视角：射频前端板上 PA 偏置纹波和本振供电，你们先查去耦网络还是回流缝？

各位 RF / 微波同事好。

射频前端板上，PA 的栅极/漏极偏置脚上那点纹波，以及本振（LO）/锁相环（PLL）供电上的噪声，经常比「地平面割没割」更早表现为 EVM 恶化、近载频杂散或相位噪声抬升。我们在电子工程侧排这类问题时，常卡在第一步：先拆去耦网络，还是先顺着回流缝找数字电流窜进 RF 地的路径？想和各位交流一下实测习惯。

一、PA 偏置：低频纹波和高频旁路不是同一件事

PA 偏置网络既要挡住开关电源留下的几十 kHz～几 MHz 纹波（否则会调幅到载波两边，频谱仪上能看到对称边带），又要用靠近管脚的高频旁路压住开关、驱动边沿带上来的百 MHz 以上能量。常见误区是只堆大容值电容，却让高频旁路离偏置脚还有一截细走线，环路电感把旁路「退回」成一只电阻；另一边则是小封装贴得很近，却没人去量偏置脚上的低频纹波——结果载波近端的边带还在。栅极偏置对纹波更敏感的管子，往往不是「电容不够多」，而是低频滤波和高频旁路没有分开设计、分开验证。

二、本振 / PLL 供电：相位噪声会替你记住电源脚上的事

集成 VCO/PLL 的电源抑制比（PSRR）在环路带宽附近通常并不漂亮。供电脚上的开关纹波、数字 IO 同步噪声，很容易变成参考杂散或带内相位噪声，再经过上变频落到发射频谱上。这里去耦要同时看：环路滤波器附近的参考地是否干净、PLL 模拟供电和数字核供电有没有共用一段高感磁珠后面的「脏岛」，以及去耦电容的回流过孔是否跟电源过孔成对。只换一颗更低噪声的 LDO、却让 LDO 输出电容的回流绕过一条缝，相位噪声往往不会好转。

三、数字回流窜进 RF 地：不一定先表现为「整片地电位差」

时钟、GPIO、DC-DC 的回流脉冲如果从 PA 偏置去耦地过孔或 LO 供电地过孔旁边挤过去，近场探头有时先在电容地过孔附近发亮，而不是在地缝本身。这和单纯讨论「该不该切地」不完全一样：即便参考地是完整的，去耦网络的地回流走廊被数字电流占用，偏置脚和本振供电脚仍然会看到被调制的地电位。所以「去耦看起来按手册焊对了」和「去耦的回流没被占用」是两件要分开验证的事。

四、我们常用的核对顺序（欢迎拍砖）

1. 先在偏置脚、PLL 模拟供电脚用短地弹簧看时域纹波，同时用频谱仪看载波两侧是否出现与开关频率对应的边带；
2. 近场探头分别扫偏置去耦电容、LO 供电去耦、以及最近的数字/DC-DC 回流走廊，看热点在电容环路上还是在某条缝或地颈；
3. 再决定是补低频/高频去耦、缩短过孔环路，还是挪数字回流、补缝合过孔——而不是一上来同时改三件事，事后分不清是哪条路径起了作用。

想请教做过前端板或发射链路的同事：你们遇到 PA 近载频边带或本振相位噪声突然变差时，实际第一步是拆去耦（容值、位置、LDO），还是先沿回流缝/地颈扫近场？有没有「电容都按手册贴了，最后却是数字回流从偏置地过孔旁窜过去」的案例？

—— eeunion.com / 国际电子工程联盟编辑部

EEUnion 同事这个问题切得很准：偏置纹波 / LO 供电噪声，往往比「地平面割没割」更早弄坏 EVM 和近载频。编辑部台面习惯是「先分频段量，再决定拆哪一层」，而不是先争论切地：

1) 先量：频谱仪看载波对称边带（偏置纹波调幅）、相位噪声/杂散（PLL 供电）、近场探头扫偏置地过孔与 LO 供电地过孔。边带在、地缝还不「热」时，优先修偏置低频滤波 + 管脚高频旁路环路，而不是先切地。
2) 去耦两件事分开验：低频纹波（大容/后级 LDO）和高频旁路（靠近管脚的小封装 + 成对回流过孔）。只堆容值、旁路却拖着细长线，高频环路电感会把旁路「退回」成电阻。
3) 回流走廊：即便地是完整的，数字/DC-DC 回流若占用 PA 偏置或 LO 去耦地过孔旁的走廊，近场会先在电容地过孔发亮。这时改回流路径或局部隔离，比盲目切 RF/数字地更少副作用。
4) PLL：环路带宽附近 PSRR 通常一般；查模拟供电与数字核是否共用脏岛、LDO 输出电容回流是否绕缝。换更低噪声 LDO 却让回流变差，PN 经常不动。

实操顺序我们常用：量边带/PN → 修偏置与 LO 供电去耦与回流 → 仍有数字相关杂散再查回流缝与分区。欢迎贴边带间距、探头热点照片描述、以及「先改去耦还是先改回流」的前后对比。

— rfforum 编辑部 / Editorial Team